Cache Miss
ক্যাশ মিস
চাওয়া ঠিকানার ডেটা cache-এ নেই — নিচের, ধীর memory স্তর পর্যন্ত যেতে হয়। বিপরীত শব্দ hit; miss হওয়া access-এর ভগ্নাংশ miss rate।
also: cache hit, miss rate
Lookup-এর ফলাফল দুই রকম: hit (tag মিলল, valid — ডেটা সরাসরি [[cache]] থেকে) অথবা miss (মিলল না — [[cache-line]] নিচের স্তর থেকে আনতে হবে, তারপর পুরনো একটা line-কে জায়গা করে দিতে হয়তো বিদায় করতে হবে)।
তিন ধরনের miss (3C model) — সব miss সমান “দোষ” না:
| ধরন | কারণ |
|---|---|
| Compulsory | প্রথমবার access — কখনো এড়ানো যায় না |
| Capacity | working set cache-এর চেয়ে বড় |
| Conflict | associativity সীমিত — দুইটা ঠিকানা একই set-এ প্রতিদ্বন্দ্বিতা করছে |
Conflict miss বিশেষভাবে বিভ্রান্তিকর: মোট working set cache আকারের চেয়ে ছোট হলেও, দুইটা ঠিকানা ঠিক cache-আকারের গুণিতক দূরত্বে থাকলে (একই index-এ পড়ে) তারা বারবার একে অপরকে উৎখাত করতে পারে — associativity বাড়ালে (direct-mapped → N-way set-associative) এই সমস্যা কমে।
কেন miss rate-এর ছোট পরিবর্তনও বড় প্রভাব ফেলে: AMAT = hit_time + miss_rate × miss_penalty। যেহেতু miss_penalty (DRAM ~200 cycle)
hit_time-এর (L1 ~4 cycle) তুলনায় ~50× বড়, miss rate ৫% থেকে
১০%-এ গেলেও AMAT প্রায় 1.7× বেড়ে যায় — computer-architecture/cache-policies
লেসনে সম্পূর্ণ সূত্র ও multi-level হিসাব।