Propagation Delay

সরাসরি নির্ধারণ করে একটা সিঙ্ক্রোনাস সিস্টেমের সর্বোচ্চ clock frequency:

$T_{clock} \geq T_{prop}(\text{worst path}) + T_{setup}$

Setup time (data clock edge-এর আগে স্থির থাকতে হবে) আর hold time (clock edge-এর পরে সংক্ষিপ্ত সময় স্থির থাকতে হবে) — এই দুই সীমার বাইরে গেলে metastability ঘটতে পারে, যেখানে flip-flop output অনির্ধারিত সময়ের জন্য 0 আর 1-এর মাঝামাঝি দোদুল্যমান থাকে।

Ripple-carry adder (digital-logic/combinational-adders) আর ripple counter (digital-logic/counters-and-shift-registers)-এ propagation delay cumulative হয়ে “ripple” তৈরি করে — এই একই মূল কারণ (সসীম, non-zero gate delay) মডিউল জুড়ে বারবার বিভিন্ন রূপে ফিরে আসে।