Finite State Machine
ফাইনাইট স্টেট মেশিন
প্রতিটা sequential circuit-এর আনুষ্ঠানিক কাঠামো — state register + next-state combinational logic + output combinational logic, ক্লকের নিয়ম মেনে।
also: FSM
Moore machine: output = f(state) শুধু — স্থিতিশীল, glitch-মুক্ত, কিন্তু এক clock cycle দেরি। Mealy machine: output = f(state, input) — দ্রুত প্রতিক্রিয়া, কিন্তু input-এর glitch সরাসরি output-এ প্রতিফলিত হতে পারে।
Design flow: state diagram → state transition table → state encoding (binary বা one-hot) → K-map দিয়ে next-state logic derive → circuit।
যেখানে সর্বত্র ফিরে আসে: counter (state = সংখ্যা), CPU control unit (state = instruction cycle-এর কোন ধাপে আছি), TCP connection state (Level 7), regex engine-এর DFA (Level 13) — সবই গাণিতিকভাবে এই একই কাঠামো।