SRAM ও DRAM — একটা bit-কে ভৌতভাবে ধরে রাখা

SRAM — feedback দিয়ে ধরে রাখা

গত লেসনে flip-flop বানিয়েছিলাম gate দিয়ে — AND, OR, NOT-এর মতো সম্পূর্ণ, ready-made building block দিয়ে। SRAM cell একই ধারণা ব্যবহার করে, কিন্তু গেট-লেভেলে না নেমে সরাসরি transistor থেকে বানানো — কারণ গেট বানাতে গেলেই কয়েকটা transistor লাগে, আর memory-তে প্রতিটা transistor গুনতি হয়। এটাই SRAM-এর ৬T (6-transistor) cell-এর জন্ম।

গঠন — দুইটা inverter, মুখোমুখি

মূল অংশ হলো দুইটা CMOS inverter, ক্রস-কানেক্ট করা — প্রথমটার output দ্বিতীয়টার input, দ্বিতীয়টার output প্রথমটার input:

                    Vdd                      Vdd
                     │                        │
                    ─┴─ M2 (PMOS)          ─┴─ M4 (PMOS)
                    ┌─┘                    ┌─┘
          Q ●───────┤                      ├───────● Q̄
                    └─┐                    └─┐
                    ─┬─ M1 (NMOS)          ─┬─ M3 (NMOS)
                     │                        │
                    GND                      GND

     inverter #1 (M1,M2): input = Q̄, output = Q
     inverter #2 (M3,M4): input = Q,  output = Q̄

              Word Line (WL)
                    │
        ┌───────────┼───────────┐
        │                       │
    ═══[M5]══ Q          Q̄ ══[M6]═══
        │                       │
       BL                      BL̄
   (bit line)             (bit line complement)

প্রতিটা inverter-এর output অন্যটার input-এ যাচ্ছে — এটাই lesson ৯-এর SR latch-এর একই feedback trick, শুধু gate-level abstraction ছাড়াই, সরাসরি transistor দিয়ে। যদি Q = 1, তাহলে inverter #2 তাকে Q̄ = 0 বানায়, আর inverter #1 সেই 0-কে ফিরিয়ে Q = 1 বানায় — একটা স্থিতিশীল (stable) অবস্থা, যতক্ষণ Vdd সরবরাহ চালু থাকে। ঠিক তেমনি Q = 0, Q̄ = 1 আরেকটা স্থিতিশীল অবস্থা।

M1–M4 — চারটা transistor এই দুইটা inverter বানায়। বাকি M5, M6 — দুইটা access transistor, যেগুলোর gate word line (WL)-এর সাথে যুক্ত। মোট ৬টা transistor — তাই নাম 6T cell।

Read — খুব হালকা হাতে ছোঁয়া

1. দুইটা bit line (BL, BL̄) কে প্রথমে precharge করা হয় — দুটোকেই Vdd/2-এর কাছাকাছি একটা মধ্যবর্তী ভোল্টেজে টেনে রাখা হয়।
2. Word line (WL) assert করা হয় — M5, M6 চালু হয়ে যায়, ভেতরের Q, Q̄ নোড দুটো এখন BL, BL̄-এর সাথে সরাসরি যুক্ত।
3. ভেতরের inverter-গুলো নিজেদের অবস্থা ধরে রাখার মতো যথেষ্ট শক্তিশালী (sized) — তাই তারা BL, BL̄-কে সামান্য ঠেলে দেয় নিজেদের মানের দিকে। যেটা 0 ধরে রেখেছে, সেটা তার bit line-কে সামান্য নিচে টানে।
4. একটা sense amplifier — একটা ভিন্ন circuit, তুলনামূলক বেশি transistor দিয়ে বানানো — সেই সামান্য পার্থক্য ধরে পুরোপুরি 0/1-এ বিবর্ধন (amplify) করে।

লক্ষ্য করুন — read করার সময় ভেতরের feedback loop-টা কখনো ভাঙে না। Cell নিজের মান জোর করে ধরে রাখে, শুধু সেটা বাইরে পড়া হচ্ছে। এই কারণেই SRAM read non-destructive।

Write — জোর করে বদলে দেওয়া

Write করতে হলে বাইরে থেকে BL, BL̄-কে শক্তিশালীভাবে নতুন মানের দিকে drive করা হয় (শুধু sense করা নয়, পুরোপুরি Vdd/GND-এ ঠেলে দেওয়া), তারপর WL assert করা হয়। এখন বাইরের driver ভেতরের feedback-এর চেয়ে শক্তিশালী — তাই ভেতরের অবস্থা নতুন মানে flip হয়ে যায়, আর feedback loop সেই নতুন মানটাই ধরে রাখতে শুরু করে।

একটা সম্পূর্ণ read cycle-এর সময়রেখা

লেসন ১১-এর timing ধারণা (setup time, propagation delay) এখানেও প্রযোজ্য — একটা read operation কয়েকটা ধাপ পরপর, প্রতিটার নিজস্ব সময় নিয়ে ঘটে:

time →   t0        t1        t2        t3        t4
         │          │          │          │          │
PRE      ▔▔▔▔▔▔▔▔▔▔╲__________________________________
         (precharge active)
                     │
WL       ____________╱▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔╲________
                     (word line assert)       (deassert)
                     │
BL,BL̄    ══════════╪──╲___(সামান্য পার্থক্য শুরু)
                     │    ╲___________
                     │                (cell থেকে ধীরে ধীরে পার্থক্য বাড়ে)
SAE      ______________________╱▔▔▔▔▔▔╲________________
                                (sense amp enable)
                                │
Data     ────────────────────────────╱▔▔▔▔(পূর্ণ 0/1)▔▔╲──
                                     t3-এ ডেটা স্থিতিশীল

ধাপে ধাপে: t0-এ precharge শেষ, দুই bit line সমান। t1-এ WL assert — cell bit line-এ প্রভাব ফেলা শুরু করে। t2-এ যথেষ্ট পার্থক্য জমা হয়েছে। t3-এ sense amplifier enable হয়ে দ্রুত পার্থক্যকে পূর্ণ Vdd/GND-এ বিবর্ধিত করে — এখানেই ডেটা “স্থিতিশীল” হয়ে বাইরে পড়ার উপযোগী হয়। t4-এ WL deassert, cycle শেষ।

এই পুরো ক্রমটাই SRAM-এর access time নির্ধারণ করে — t0 থেকে t3 পর্যন্ত সময়টাই datasheet-এ “access time” হিসেবে উল্লেখ করা থাকে। DRAM-এর জন্য এই একই ধরনের সময়রেখা আরও দীর্ঘ, কারণ charge sharing-এর differential SRAM-এর সরাসরি push-এর চেয়ে ধীরে গড়ে ওঠে, আর তার উপর rewrite-এর বাড়তি ধাপ যোগ হয়।

SRAM cell-এর সম্পূর্ণ operation table

তিনটা signal (WL, BL-এ যা drive করা হচ্ছে, BL̄-এ যা drive করা হচ্ছে) মিলিয়ে cell-এর আচরণ সম্পূর্ণভাবে বর্ণনা করা যায়:

লক্ষ্য করুন — WL = 0 অবস্থায় cell সম্পূর্ণভাবে বিচ্ছিন্ন (isolated), শুধু নিজের feedback-এর উপর নির্ভর করে বাঁচে। এটাই SRAM-এর “static” আচরণের প্রকৃত উৎস — বাইরের কোনো সংকেত ছাড়াই cell স্থিতিশীল থাকে।

Static নামটা এখান থেকেই — cell নিজে থেকে (statically) নিজের মান ধরে রাখে, refresh লাগে না। শুধু Vdd সরবরাহ চালু থাকতে হয়। Power off হলে feedback loop-এর energy চলে যায়, দুইটা transistor-ই একই অবস্থায় settle করতে পারে, মান হারিয়ে যায় — SRAM তাই এখনও volatile, শুধু active-refresh-free।

Precharge — read শুরুর আগেই বিটলাইন প্রস্তুত করা

উপরে read-এর ধাপ ১-এ “precharge” শব্দটা এসেছিল সংক্ষেপে — এটা নিজেই একটা ছোট সার্কিট যেটা প্রতিটা read/write cycle-এর শুরুতে চলে।

              Vdd                Vdd
               │                  │
              ─┴─ Mp1            ─┴─ Mp2
    PRE ──────┤                  ├────── PRE
              └─┬─               └─┬─
                │                  │
               BL ────────┬──────── BL̄
                       (equalizer Mp3,
                        দুই লাইন সমান করে)

প্রতিটা access শুরুর আগে PRE সংকেত সংক্ষিপ্তভাবে assert হয় — Mp1, Mp2 দুইটা bit line-কেই Vdd-তে টেনে তোলে, আর একটা তৃতীয় “equalizer” transistor (Mp3) দুইটা লাইনকে ঠিক সমান ভোল্টেজে নিয়ে আসে। কেন এটা জরুরি: read-এর সময় cell যে সামান্য পার্থক্য তৈরি করবে সেটা যদি আগে থেকেই দুই লাইনের ভোল্টেজ অসমান থাকে, sense amplifier ভুল দিকে amplify করতে পারে। Precharge নিশ্চিত করে প্রতিটা read একটা পরিষ্কার, শূন্য-পার্থক্য অবস্থা থেকে শুরু হয়।

Sense amplifier — নিজেই একটা SRAM cell-এর মতো গঠন

এখানে একটা চমৎকার স্ব-নির্দেশক (self-referential) তথ্য: differential sense amplifier প্রায়ই ঠিক SRAM cell-এরই মতো cross-coupled inverter জোড়া দিয়ে বানানো হয় — শুধু আকারে অনেক বড় (দ্রুত ও শক্তিশালীভাবে amplify করার জন্য), আর স্থায়ীভাবে একটা মান ধরে রাখার বদলে প্রতি cycle-এ রিসেট হয়।

    BL ──────┬────────────────┬────── BL̄
              │                │
             ─┴─              ─┴─
             │ │◄──cross──────►│ │      ← ঠিক SRAM cell-এর মতো
             └┬┘   coupled    └┬┘        cross-coupled pair,
              │    inverter    │         কিন্তু sense-amp হিসেবে
              └────────┬───────┘         ব্যবহৃত
                        │
                    SAE (sense amp enable)

BL, BL̄-এর মধ্যে cell যখন একটা ক্ষুদ্র পার্থক্য (কয়েক mV) তৈরি করে, SAE assert হলে এই cross-coupled pair-টা তার নিজস্ব positive feedback ব্যবহার করে সেই ক্ষুদ্র পার্থক্যকেই exponentially বড় করে দুই লাইনকে পুরোপুরি Vdd/GND-এ নিয়ে যায় — একই feedback trick, যেটা SRAM cell নিজের মান ধরে রাখতে ব্যবহার করে, এখানে ব্যবহৃত হচ্ছে একটা ক্ষুদ্র সংকেতকে বিবর্ধিত করতে।

DRAM-এর read cycle — একই ধারণা, একটা বাড়তি ধাপসহ

SRAM-এর সময়রেখার সাথে তুলনা করলে DRAM-এর পার্থক্যটা স্পষ্ট হয়ে যায়:

time →   t0        t1        t2        t3        t4        t5
         │          │          │          │          │          │
RAS/     ____________╱▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔▔╲______
ACTIVATE            (row activate — word line assert)
                     │
Cell     ════════════╪──╲___(charge sharing শুরু, মূল charge দুর্বল হচ্ছে)
capacitor            │
BL,BL̄                │      ╲___(ক্ষুদ্র পার্থক্য bit line-এ)
                      │
SAE      ________________________╱▔▔▔▔▔▔╲______________________
                                  (amplify)
                                  │
Rewrite  ______________________________╱▔▔▔▔▔▔▔▔▔▔▔╲____________
                                        (amplified মান cell-এ ফিরিয়ে লেখা)
                                        │
Data     ──────────────────────────────╱▔▔▔(পূর্ণ 0/1)▔▔╲────────
                                       out

SRAM আর DRAM timing-এর তুলনায় লক্ষ্য করুন — DRAM-এ “Rewrite” নামের একটা বাড়তি লেন যোগ হয়েছে, যেটা SRAM-এ কখনো ঘটে না (SRAM-এর read non-destructive)। এই বাড়তি ধাপটাই DRAM-এর access time-কে SRAM-এর তুলনায় সাধারণত ১০-৫০ গুণ ধীর করে দেয় — এটা কোনো “খারাপ ইঞ্জিনিয়ারিং” না, বরং charge-based storage-এর সহজাত খরচ।

Read disturb — কেন transistor-এর আকার এলোমেলো বাছা যায় না

SRAM read করার সময় access transistor (M5, M6) চালু হয়ে ভেতরের Q, Q̄ নোডকে bit line-এর সাথে যুক্ত করে দেয়। এখানে একটা সূক্ষ্ম বিপদ আছে: bit line precharge করা থাকে Vdd-তে, কিন্তু ভেতরের নোড হয়তো 0 (GND)। মুহূর্তের জন্য access transistor আর pull-down transistor (M1 বা M3) একটা voltage-divider তৈরি করে — যদি access transistor pull-down-এর তুলনায় খুব শক্তিশালী হয়, ভেতরের 0 নোড সাময়িকভাবে ওপরে উঠে যেতে পারে, আর চরম ক্ষেত্রে feedback loop ভুলভাবে flip করে ফেলতে পারে।

এটা এড়াতে চিপ ডিজাইনাররা সাবধানে beta ratio বজায় রাখেন — pull-down transistor (M1/M3)-কে access transistor (M5/M6)-এর তুলনায় ইচ্ছাকৃতভাবে শক্তিশালী (চওড়া) বানানো হয়, যাতে read করার সময় ভেতরের অবস্থা “disturb” না হয়। এটা এই লেসনের পরিসরের বাইরের একটা advanced VLSI ডিজাইন বিবেচনা, কিন্তু উল্লেখযোগ্য কারণ এটা দেখায় — “correct সার্কিট ডায়াগ্রাম” আঁকাই যথেষ্ট না; transistor-এর প্রকৃত physical sizing-ও সঠিকতার অংশ।

Word-oriented organization — বাস্তবে এক বিট না, এক word একসাথে

এখন পর্যন্ত আমরা প্রতিটা cell-কে ১ বিট হিসেবে দেখেছি। কিন্তু বাস্তব memory chip বা array সাধারণত একবারে ১ বিট না, একটা সম্পূর্ণ word (যেমন 8, 16, 32, বা 64 বিট) address করে। এটা করা হয় row-টাকে একবারে “N বার পাশাপাশি” রেখে — প্রতিটা bit-position-এর জন্য একটা করে সম্পূর্ণ column-array, সবগুলো একই row address আর একই word line ভাগ করে নেয়।

              address (row+col)
                     │
        ┌────────────┼────────────┐
        │            │            │
   ┌────▼────┐  ┌────▼────┐  ┌────▼────┐
   │ bit-plane│  │ bit-plane│  │ bit-plane│   ...  (মোট N-টা plane,
   │   #0     │  │   #1     │  │   #2     │         N = word width)
   │(row×col  │  │(row×col  │  │(row×col  │
   │ grid, ১টা│  │ grid, ১টা│  │ grid, ১টা│
   │  বিট আউট)│  │  বিট আউট)│  │  বিট আউট)│
   └────┬────┘  └────┬────┘  └────┬────┘
        │            │            │
      D[0]          D[1]         D[2]     ...   D[N-1]
        └────────────┴────────────┴──── ... ────┘
                         N-বিট data bus

একই row address আর একই word line সবগুলো bit-plane-এ একসাথে পাঠানো হয় — তাই একটা word-এর সবগুলো bit সমান্তরালভাবে (parallel) বেরিয়ে আসে, একটার পর একটা সিরিয়ালি না। এই ধারণাটাই পরের লেসনে সরাসরি কাজে লাগবে — register file-এর প্রতিটা register একটা সম্পূর্ণ N-বিট word, আর memory থেকে একবারে পুরো word read/write করা এই word-oriented organization-এরই ফল।

Multi-port SRAM — লেসন ১৫-এর register file-এর পূর্বপ্রস্তুতি

এতক্ষণ আমরা ধরে নিয়েছিলাম প্রতিটা cell-এ একটা মাত্র bit line জোড়া (BL, BL̄) থাকে — মানে একটা সময়ে মাত্র একটা read বা write সম্ভব। কিন্তু CPU-এর ভেতরে register file-এর মতো জায়গায় প্রায়ই একই cycle-এ একাধিক register পড়তে হয় (যেমন ADD Rd, Rs, Rt — একই সাথে Rs আর Rt দুটোই পড়তে হয়)।

এর সমাধান — multi-port SRAM cell: প্রতিটা cell-এ একাধিক জোড়া access transistor আর একাধিক জোড়া bit line যোগ করা হয়, প্রতিটা জোড়ার নিজস্ব word line সহ। একটা “2-read-1-write” (2R1W) cell-এ তিন জোড়া access transistor থাকে — দুই জোড়া independent read-এর জন্য, এক জোড়া write-এর জন্য। মূল cross-coupled inverter (M1-M4) অপরিবর্তিত থাকে — শুধু access করার পথ বাড়ানো হয়।

DRAM — charge দিয়ে ধরে রাখা

SRAM-এর ৬টা transistor অনেক জায়গা খায়। প্রশ্ন: feedback loop ছাড়াই যদি bit-টা সংরক্ষণ করা যেত?

DRAM-এর উত্তর প্রায় নিষ্ঠুরভাবে সরল: একটা capacitor-এ charge জমিয়ে রাখো। Charge থাকলে 1, না থাকলে 0। Capacitor access করতে একটা transistor লাগে — গেট control করে কখন capacitor-টা bit line-এর সাথে যুক্ত হবে।

        Word Line (WL)
              │
              │
    BL ───────┤├─────┬────  (access transistor, NMOS)
   (bit line)         │
                      ═══   ← Capacitor (storage node)
                      │
                     GND

Write

WL assert করে transistor চালু করা হয়, তারপর BL-কে Vdd (লেখার জন্য 1) বা GND (0) -এ drive করা হয়। Capacitor সেই ভোল্টেজে charge/discharge হয়ে যায়। WL de-assert হলে transistor বন্ধ, capacitor-এর charge (আপাতত) আটকে থাকে — কোনো সরাসরি leakage path নেই এই মুহূর্তে transistor বন্ধ থাকায়।

Read — এবং কেন এটা “ধ্বংসাত্মক”

Capacitor-টা অবিশ্বাস্য রকম ছোট — সাধারণত কয়েক femtofarad (~30 fF)। বিপরীতে, bit line নিজে একটা লম্বা তার, তার নিজের parasitic capacitance আছে যেটা cell-এর capacitance-এর তুলনায় অনেক বড় (~30× বা তার বেশি)।

Read করতে: WL assert করলে cell-এর capacitor bit line-এর সাথে যুক্ত হয়ে যায়, আর তাদের মধ্যে charge ভাগাভাগি (charge sharing) হয়। ফলাফল — bit line-এর ভোল্টেজে একটা ক্ষুদ্র পরিবর্তন, যেটা একটা sense amplifier ধরে amplify করে পূর্ণ 0/1-এ পরিণত করে।

কিন্তু এই charge-sharing প্রক্রিয়ায় cell-এর নিজের charge redistribute হয়ে দুর্বল হয়ে যায় — read নিজেই মূল মানটা মুছে ফেলে বা দুর্বল করে দেয়। তাই প্রতিটা DRAM read-এর পরপরই sense amplifier সেই amplified মানটা আবার cell-এ ফিরিয়ে লেখে (rewrite-after-read)। এটা কোনো ঐচ্ছিক পদক্ষেপ না — DRAM-এর read সার্কিট ডিজাইনেই এই rewrite অন্তর্ভুক্ত।

কেন Refresh লাগে — mechanically

এখন আসল প্রশ্ন। Capacitor-এ charge জমিয়ে রাখলাম, কিন্তু বাস্তব জগতে কোনো capacitor নিখুঁতভাবে charge আটকে রাখতে পারে না। কয়েকটা leakage path আছে:

1. Access transistor-এর subthreshold leakage — transistor “বন্ধ” থাকলেও একদম শূন্য current যায় না, একটা ক্ষুদ্র রিসাইনি (leakage current) সবসময় থাকে।
2. Junction leakage — capacitor-এর storage node আর সিলিকন substrate-এর মধ্যে p-n junction দিয়ে সামান্য current বেরিয়ে যায়।
3. Capacitor dielectric নিজেই সম্পূর্ণ নিখুঁত insulator না — সামান্য leakage current দিয়ে charge ধীরে ধীরে বেরিয়ে যায়।

এই তিনটার মিলিত ফল — capacitor-এর ভোল্টেজ সময়ের সাথে exponentially decay করে, ধ্রুপদী RC discharge-এর মতো:

$V(t) = V_0 \, e^{-t / RC}$

যেখানে R হলো এই সব leakage path-এর সম্মিলিত effective resistance (খুবই বড়, ~10^12–10^15 ohm range-এ), আর C cell capacitance (~30 fF)। কিছু সময় পর V(t) sense amplifier-এর ন্যূনতম detectable threshold-এর নিচে নেমে যায় — তখন cell-টা কী সংরক্ষণ করেছিল সেটা আর নির্ভরযোগ্যভাবে পড়া যায় না। ডেটা হারিয়ে যায়।

সমাধান — Refresh: ডেটা হারানোর আগেই প্রতিটা row read করে আবার rewrite করা হয় (যেটা আমরা উপরে দেখলাম DRAM read এমনিতেই করে!)। এটা সম্পূর্ণ নতুন কোনো প্রক্রিয়া না — refresh মানে ইচ্ছাকৃতভাবে row-বাই-row read করা, যাতে sense amp-এর built-in rewrite প্রতিটা cell-এর charge পুনরায় পূর্ণ শক্তিতে ফিরিয়ে দেয়, decay শুরুর আগেই।

JEDEC (memory ইন্ডাস্ট্রির standard সংস্থা) DDR SDRAM-এর জন্য নির্ধারণ করেছে প্রতিটা row ৬৪ মিলিসেকেন্ডের মধ্যে অন্তত একবার refresh হতে হবে (উচ্চ তাপমাত্রায় leakage বেড়ে যায় বলে কিছু ডিভাইসে এই সীমা 32ms-এ নেমে আসে)। এটা কোনো নির্বিচার সংখ্যা না — এটা একটা নিরাপত্তা margin: worst-case (সবচেয়ে বেশি leaky) cell-ও 64ms-এর মধ্যে decay করে sense threshold-এর নিচে পৌঁছায় না, এমনভাবে ডিজাইন আর নির্বাচন (process/testing-এ বাদ পড়া) করা হয়।

দুইটা cell, পাশাপাশি — এক নজরে

   ┌──────────────── SRAM (6T) ────────────────┐  ┌────── DRAM (1T1C) ──────┐
   │                                            │  │                          │
   │    Vdd          Vdd                        │  │      WL                 │
   │     │            │                         │  │       │                 │
   │    ─┴─          ─┴─                        │  │  BL ──┤├──┬──           │
   │    │M2│         │M4│      ← ৪টা transistor │  │       │   │             │
   │ Q ─┤  ├── ✕ ────┤  ├─ Q̄  ← দুইটা inverter  │  │      ═══   ← capacitor  │
   │    │M1│         │M3│      cross-coupled    │  │       │                 │
   │    ─┬─          ─┬─                        │  │      GND                │
   │     │            │                         │  │                          │
   │    GND          GND                        │  │  ২টা উপাদান             │
   │                                            │  │  (active feedback নেই)  │
   │   +M5,M6 access transistor = মোট ৬টা       │  │                          │
   └────────────────────────────────────────────┘  └──────────────────────────┘

   সংরক্ষণ: সক্রিয় feedback loop          সংরক্ষণ: passive capacitor charge
   Refresh: লাগে না                       Refresh: প্রতি ~64ms
   Read: non-destructive                  Read: destructive (rewrite দরকার)
   ব্যবহার: cache, register file          ব্যবহার: main memory, GPU memory

Trade-off table — কেন দুটোই দরকার

এই table-টাই Level 3 আর Level 11-এর memory hierarchy-র বীজ — কেন CPU একটা একক, সমান-গতির memory ব্যবহার না করে ছোট-দ্রুত-দামি (SRAM cache) থেকে বড়-ধীর-সস্তা (DRAM main memory) পর্যন্ত একটা সিঁড়ি বানায়, সেটার শারীরিক কারণ এখানেই — cell-লেভেলের এই trade-off। “Cache কেন আছে” প্রশ্নের উত্তরের একটা অংশ আজই দিয়ে দিলাম: কারণ SRAM দ্রুত কিন্তু ব্যয়বহুল বলে অল্প রাখা যায়, DRAM সস্তা কিন্তু ধীর বলে বেশি রাখা যায় — দুটোর মাঝামাঝি ভারসাম্যই memory hierarchy।

বাস্তব সংখ্যায় speed gap

তত্ত্বীয় trade-off-কে সংখ্যায় দেখলে পার্থক্যটা আরও স্পষ্ট হয় — এইগুলো আনুমানিক (typical, vendor/generation-নির্ভর) মান:

প্রতিটা ধাপে access time বাড়ছে প্রায় এক ক্রম মাত্রা (order of magnitude) করে, আর সাথে সাথে আকারও বাড়ছে — ঠিক এই লেসনের speed-vs-density trade-off-এর পূর্বাভাস অনুযায়ী। এই table-টাই Level 3-এ “memory wall” আর cache miss penalty আলোচনার সরাসরি ভিত্তি হবে।

শব্দকোষ — এই লেসনের পরিভাষা এক নজরে