Foundationপ্রথম নীতি থেকে
LEVEL 2লেসন ১/১৬মাঝারি৫০ মিনিট

Transistor — একটা সুইচ যা কম্পিউটেশনের জন্ম দিল

What Is a Transistor

একটা transistor আসলে একটা voltage দিয়ে নিয়ন্ত্রিত সুইচ মাত্র — কিন্তু এই সরল সুইচ, একটা সুচিন্তিত voltage-margin কনভেনশনের সাথে মিলে, অবিশ্বস্ত analog physics-এর উপর একটা নিখুঁত বিশ্বস্ত digital জগৎ তৈরি করে।

এই লেসন শেষে আপনি পারবেন

  • কেন relay এবং vacuum tube থেকে transistor-এ স্থানান্তর কম্পিউটিং ইতিহাসের সবচেয়ে গুরুত্বপূর্ণ বাঁক তা ব্যাখ্যা করতে পারবেন
  • MOSFET-কে একটা voltage-controlled switch হিসেবে বর্ণনা করতে পারবেন — NMOS ও PMOS কখন conduct করে তা সঠিকভাবে বলতে পারবেন
  • Noise margin কীভাবে অবিশ্বস্ত analog physics থেকে বিশ্বস্ত digital abstraction তৈরি করে সেটা ব্যাখ্যা করতে পারবেন
  • একটা voltage level কেন 'অনির্ধারিত' (forbidden zone) হতে পারে তা চিহ্নিত করতে পারবেন
  • Moore's Law-এর প্রকৃত দাবি ও তার সীমাবদ্ধতা বুঝতে পারবেন

আগে যা বোঝা থাকা দরকার

আগে এটা বুঝি

গত module-এর শেষ প্রশ্নটা ছিল: bit pattern-এর অর্থ কী। এই module-এর প্রশ্নটা সম্পূর্ণ ভিন্ন — bit pattern নিজে কীভাবে অস্তিত্বে আসে?

কয়েক কোটি on/off switch দিয়ে “যোগ করা” কীভাবে সম্ভব হয়?

উত্তরটা শুরু হয় সবচেয়ে ছোট অংশ দিয়ে — একটা একক switch। আর সেই switch-টাই আজকের নায়ক: transistor।

01000001 + 00000001 লিখলে যে “সঠিক” উত্তর পাওয়া যায় (Level 1-এ আমরা যা প্রমাণ করেছিলাম গাণিতিকভাবে), সেটা কোনো জাদু না। এটা লক্ষ লক্ষ transistor একসাথে সঠিক নিয়মে on/off হওয়ার ফলাফল। এই module-এর বাকি ১৫টা লেসন ধাপে ধাপে দেখাবে কীভাবে — transistor থেকে gate, gate থেকে adder, adder থেকে ALU, আর শেষে একটা সম্পূর্ণ CPU-এর কঙ্কাল।

মূল ধারণা

Switch-এর তিনটা যুগ

Computation-এর ইতিহাস আসলে একটা নির্ভরযোগ্য, দ্রুত সুইচ খোঁজার ইতিহাস।

যুগ ১ — Relay (ইলেকট্রোমেকানিক্যাল, ১৯৩০-৪০-এর দশক)

একটা relay একটা electromagnet যা একটা যান্ত্রিক সুইচ open/close করে। Konrad Zuse-এর Z3 (১৯৪১, প্রথম প্রোগ্রামযোগ্য কম্পিউটারগুলোর একটা) প্রায় ২,৬০০টা relay দিয়ে তৈরি হয়েছিল।

সমস্যা: যান্ত্রিক অংশ নড়ে — ধীর (মিলিসেকেন্ড স্কেলে), শব্দ করে, আর ঘষা লেগে ক্ষয় হয়।

যুগ ২ — Vacuum Tube (১৯৪০-এর দশক)

একটা vacuum tube একটা কাচের বাল্বের ভেতরে ইলেকট্রনের প্রবাহ নিয়ন্ত্রণ করে — কোনো যান্ত্রিক অংশ নেই, তাই relay-র চেয়ে অনেক দ্রুত। ENIAC (১৯৪৫) প্রায় ১৭,৪৬৮টা vacuum tube দিয়ে তৈরি।

সমস্যা: Tube গরম হয় (একটা bulb-এর মতো ফিলামেন্ট পোড়ে), বড়, প্রচুর বিদ্যুৎ খরচ করে (ENIAC ১৫০ কিলোওয়াট টানত), আর নিয়মিত পুড়ে যেত — গড়ে প্রতি কয়েক ঘণ্টায় একটা tube বদলাতে হতো, মানে ENIAC প্রায়ই বন্ধ থাকত।

যুগ ৩ — Transistor (১৯৪৭)

Bell Labs-এ John Bardeen, Walter Brattain, আর William Shockley একটা solid-state সুইচ আবিষ্কার করেন — কোনো ভ্যাকুয়াম, কোনো গরম ফিলামেন্ট, কোনো যান্ত্রিক অংশ নেই। শুধু একটা semiconductor স্ফটিক (সাধারণত সিলিকন), যার ভেতরে বিদ্যুৎ-নিয়ন্ত্রিত পথে ইলেকট্রন প্রবাহিত হয় বা হয় না। এই আবিষ্কারের জন্য তিনজনই ১৯৫৬ সালে পদার্থবিজ্ঞানে নোবেল পুরস্কার পান।

Transistor tube-এর চেয়ে ছোট, ঠান্ডা, নির্ভরযোগ্য, সস্তা, আর — সবচেয়ে গুরুত্বপূর্ণ — ক্ষুদ্রায়িতযোগ্য (miniaturizable)। এই শেষ গুণটাই আধুনিক কম্পিউটিং সম্ভব করেছে।

RelayVacuum TubeTransistor
যান্ত্রিক অংশহ্যাঁনানা
Switching গতি~ms~µs~ns বা তার কম
আকারবড়মাঝারি-বড়ক্ষুদ্রায়িতযোগ্য (আজ ~nm)
তাপ/বিদ্যুৎকমবেশিঅনেক কম
নির্ভরযোগ্যতামাঝারিকম (পুড়ে যায়)অত্যন্ত উচ্চ

MOSFET — একটা voltage-controlled সুইচ

আজকের প্রায় প্রতিটা digital চিপ MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) ব্যবহার করে। এর তিনটা প্রধান terminal:

  • Gate (G) — নিয়ন্ত্রণ ইনপুট। এখানে voltage দিলে সুইচ on/off হয়।
  • Source (S) এবং Drain (D) — যাদের মধ্যে দিয়ে current বইতে পারে (বা না পারে)।
        Gate
         │
    ┌────┴────┐
    │  oxide   │   ← insulator, Gate থেকে কোনো current channel-এ যায় না
Source══════════Drain
    │  channel │   ← Gate HIGH হলে এখানে ইলেকট্রন জমে, conduct করে
    └──────────┘
       (P-type silicon substrate-এর উপর)
একটা NMOS transistor — Gate voltage HIGH হলে Source-Drain-এর মধ্যে একটা পরিবাহী চ্যানেল তৈরি হয়।

NMOS: Gate-এ HIGH voltage দিলে Source-Drain-এর মাঝে একটা ইলেকট্রন-সমৃদ্ধ চ্যানেল তৈরি হয় — conduct করে। Gate LOW হলে চ্যানেল নেই — conduct করে না।

PMOS: ঠিক বিপরীত — Gate LOW হলে conduct করে, Gate HIGH হলে conduct করে না। (Physically: PMOS-এ majority carrier হলো “hole”, NMOS-এ ইলেকট্রন — এই বিপরীত polarity-ই বিপরীত আচরণের কারণ।)

TransistorGate = 0 (LOW)Gate = 1 (HIGH)
NMOSOFF (conduct করে না)ON (conduct করে)
PMOSON (conduct করে)OFF (conduct করে না)

এই সরল, বিপরীতমুখী আচরণটাই পরের লেসনে CMOS gate বানানোর ভিত্তি — NMOS আর PMOS-কে জোড়া লাগিয়ে এমন circuit বানানো যা কখনো শর্ট-সার্কিট (দুইটাই একসাথে conduct) করে না, অথচ সবসময় একটা সুনির্দিষ্ট আউটপুট দেয়।

ভেতরে কী ঘটছে

Noise Margin — কীভাবে analog থেকে নির্ভরযোগ্য digital পাওয়া যায়

এখানেই এই লেসনের সবচেয়ে গুরুত্বপূর্ণ ধারণাটা।

Voltage একটা continuous (analog) রাশি — এটা 0V থেকে যেকোনো মধ্যবর্তী মান নিতে পারে, শুধু 0V বা 5V না। তাপমাত্রা বদলায়, তার রেজিস্ট্যান্স বদলায়, বিদ্যুৎ সরবরাহে সামান্য ওঠানামা হয় — বাস্তব জগতের কোনো voltage কখনো ঠিক নিখুঁত না।

তাহলে কীভাবে আমরা এই জগৎ থেকে নিখুঁত 0 আর 1 পাই?

উত্তর: আমরা “নিখুঁত” চাই না। আমরা একটা voltage range সংজ্ঞায়িত করি যেটাকে “নিশ্চিতভাবে 0” ধরা হবে, আরেকটা range “নিশ্চিতভাবে 1”, আর মাঝখানে একটা নিষিদ্ধ অঞ্চল (forbidden zone) যেখানে কোনো সঠিকভাবে ডিজাইন করা সার্কিট কখনো স্থিরভাবে থাকবে না।

5.0V ─┬─────────────────  V_OH (নিশ্চিত HIGH output, ≥ 2.4V)
      │   HIGH অঞ্চল
2.4V ─┤─────────────────  V_IH (নিশ্চিত HIGH input হিসেবে গণ্য)
      │
      │   ▓▓▓ নিষিদ্ধ অঞ্চল ▓▓▓   ← কোনো সঠিক সার্কিট এখানে থাকে না
      │
0.8V ─┤─────────────────  V_IL (নিশ্চিত LOW input হিসেবে গণ্য)
      │   LOW অঞ্চল
0.0V ─┴─────────────────  V_OL (নিশ্চিত LOW output, ≤ 0.4V)
5V logic family-র জন্য typical voltage level — V_IL/V_IH ইনপুটের জন্য, V_OL/V_OH আউটপুটের জন্য।

লক্ষ্য করুন — output range (V_OH, V_OL) input range (V_IH, V_IL)-এর চেয়ে সংকীর্ণ। এই পার্থক্যটাই noise margin:

NMH=VOH−VIH,NML=VIL−VOL\text{NM}_H = V_{OH} - V_{IH}, \qquad \text{NM}_L = V_{IL} - V_{OL}

উপরের সংখ্যা দিয়ে: NM_H = 5.0 - 2.4 = 2.6V, NM_L = 0.8 - 0.0 = 0.8V। মানে একটা গেট 4.0V আউটপুট দিলে, তারের মধ্য দিয়ে যেতে যেতে 2.6V পর্যন্ত noise/ক্ষয় জমা হলেও পরের গেট এখনও এটাকে নির্ভুলভাবে HIGH হিসেবে পড়বে।

যখন margin ভাঙে: যদি একটা signal নিষিদ্ধ অঞ্চলে পড়ে (অতিরিক্ত noise, খারাপ ডিজাইন, বা — পরের লেসনগুলোয় দেখব — timing violation), পরের গেট সেটাকে 0 বা 1 যেকোনোটা হিসেবে পড়তে পারে, এমনকি একটা অস্থির, দোদুল্যমান আউটপুট দিতে পারে। এটাকে বলে metastability — Level 2-এর পরের একটা লেসনে (clock ও timing) আমরা এটা বিস্তারিত দেখব, যখন এটা একটা বাস্তব, বিখ্যাত হার্ডওয়্যার নির্ভরযোগ্যতা সমস্যা হয়ে দাঁড়ায়।

উদাহরণ

একটা concrete voltage journey

ধরুন একটা গেট আউটপুট দেয় 4.2V (HIGH, যেহেতু ≥ V_OH = 2.4V)। এই signal একটা তারের মধ্য দিয়ে যায়, যেখানে resistance আর capacitance-এর কারণে কিছুটা voltage হারায়, আর কাছাকাছি অন্য একটা তার থেকে কিছুটা electromagnetic noise যোগ হয় (বা বিয়োগ হয়)।

উৎস গেট আউটপুট:      4.2V   (নিশ্চিত HIGH, V_OH=2.4V ছাড়িয়ে)
তারে ক্ষয় (−0.9V):    3.3V   (এখনও HIGH)
Noise coupling (−0.7V): 2.6V   (এখনও HIGH! V_IH=2.4V-এর উপরে)

গন্তব্য গেট 2.6V দেখে — এখনও V_IH = 2.4V-এর উপরে, তাই এটা নিশ্চিতভাবে 1 হিসেবে পড়া হয়, যদিও মূল 4.2V থেকে 1.6V হারিয়ে গেছে পথে। এটাই margin-এর কাজ — signal-এর “যথেষ্ট” অবনতি সহ্য করে নেওয়া, ঠিক ততটুকু যতটুকু বাস্তব সার্কিটে সাধারণত ঘটে।

যদি ক্ষয়/noise মিলিয়ে signal 2.4V-এর নিচে নেমে যেত (V_IH অঞ্চল ছেড়ে নিষিদ্ধ অঞ্চলে ঢুকত), গন্তব্য গেট-এর আচরণ নিশ্চিত না — এটাই margin না মানার পরিণতি।

নিজে চালিয়ে দেখুন

EXPERIMENT

Logisim/Digital-এ transistor-level সুইচ দেখুন

Logisim Evolution বা Digital (hneemann), যেকোনো OS· ১৫ মিনিট

সেটআপ: Logisim Evolution (cross-platform, বিনামূল্যে) বা Digital ইনস্টল করুন — দুটোই এই পুরো মডিউল জুড়ে ব্যবহার করবেন।

১. একটা NMOS transistor প্রাইমিটিভ ক্যানভাসে রাখুন ২. Source-কে GND-এ, Drain-কে একটা LED (একটা resistor সহ) দিয়ে VDD-তে জুড়ুন ৩. Gate-এ একটা toggle switch জুড়ুন ৪. Gate টগল করে দেখুন — LED কখন জ্বলে?

Gate = 0 → LED নেভা (NMOS OFF, কোনো current path নেই)
Gate = 1 → LED জ্বলা (NMOS ON, current বইছে)

এবার একই সার্কিট PMOS দিয়ে বানান (Source-কে VDD-তে, Drain-কে LED দিয়ে GND-এ) — ফলাফল ঠিক উল্টো হবে:

Gate = 0 → LED জ্বলা (PMOS ON)
Gate = 1 → LED নেভা (PMOS OFF)

এই দুইটা বিপরীত আচরণই পরের লেসনে CMOS gate বানানোর গোটা কৌশলের ভিত্তি।

এটা কী প্রমাণ করে

NMOS আর PMOS সত্যিই বিপরীত আচরণ করে — একটা simulator-এ input voltage বদলে সরাসরি চোখে দেখা যায়।

নিজে বানান

BUILD IT

একটা 2-transistor Voltage-Controlled LED সুইচ

Logisim / Digital · ●○○○○
  1. একটা NMOS আর একটা PMOS দুইটাই একই Gate signal-এ জুড়ুন (parallel, বিপরীত polarity)
  2. দুইটার Drain একসাথে জুড়ে একটা common output নিন
  3. Gate = 0 আর Gate = 1 — দুই ক্ষেত্রেই output কী হয় পর্যবেক্ষণ করুন
  4. লক্ষ্য করুন — এই সার্কিটটা আসলে ইতিমধ্যে একটা প্রাথমিক "gate" -এর ধারণার দিকে এগোচ্ছে

এই ছোট্ট experiment-টাই পরের লেসনের প্রথম বাক্য — একটা CMOS inverter ঠিক এই দুই transistor (এক NMOS, এক PMOS) দিয়ে তৈরি, শুধু output সংযোগটা একটু ভিন্নভাবে করা হয় যাতে এটা একটা সুসংজ্ঞায়িত NOT gate হয়ে ওঠে।

বাস্তব সিস্টেমে

Transistor-এর স্কেল, বাস্তব জগতে

  • Moore’s Law (১৯৬৫) — Gordon Moore পর্যবেক্ষণ করেছিলেন একটা chip-এ transistor সংখ্যা প্রতি ~২ বছরে দ্বিগুণ হচ্ছিল। এটা কোনো ভৌত সূত্র না — একটা অর্থনৈতিক/প্রকৌশলগত প্রবণতার পর্যবেক্ষণ, যা কয়েক দশক ধরে আশ্চর্যজনকভাবে টিকে ছিল।

  • আধুনিক transistor সংখ্যা — Apple M2 Ultra (২০২৩) প্রায় ১৩৪ বিলিয়ন transistor একটা চিপে ধারণ করে। ১৯৭১-এর প্রথম বাণিজ্যিক মাইক্রোপ্রসেসর Intel 4004-এ ছিল মাত্র ~২,৩০০টা।

  • Fab process node — “7nm”, “5nm”, “3nm” — এগুলো transistor-এর একটা মাত্রার আনুমানিক আকার বোঝায় (আজকাল আক্ষরিক পরিমাপ না, marketing name বেশি, কিন্তু ট্রেন্ডটা বাস্তব: transistor ক্রমাগত ছোট হচ্ছে)।

  • Scaling-এর সীমা — Transistor এতটাই ছোট হয়ে গেছে (কয়েক ন্যানোমিটার, মাত্র কয়েক dozen সিলিকন পরমাণুর সমান) যে quantum tunneling (ইলেকট্রন “বাধা ভেদ করে” leak করা, এমনকি Gate বন্ধ থাকলেও) একটা বাস্তব ইঞ্জিনিয়ারিং সমস্যা — Level 11-এ (Advanced Architecture) আমরা দেখব কীভাবে এই সীমা মোকাবিলায় FinFET, GAAFET-এর মতো 3D transistor গঠন ব্যবহার হচ্ছে।

  • Transistor radio বিপ্লব (১৯৫০-এর দশক) — প্রথম বাণিজ্যিক ব্যবহার কম্পিউটারে না, ছিল রেডিওতে — একটা পকেটে বহনযোগ্য রেডিও vacuum tube দিয়ে অসম্ভব ছিল।

  • CMOS-এর আধিপত্য (১৯৮০-এর পর থেকে) — পরের লেসনে যে CMOS প্রযুক্তি শিখব, সেটাই আজ প্রায় প্রতিটা digital চিপের ভিত্তি — কম static power খরচের কারণে।

যে ভুলগুলো সবাই করে

“Digital সার্কিট 'সত্যিকারের' binary — analog জগতের কোনো প্রভাব নেই।”

সম্পূর্ণ উল্টো। প্রতিটা digital সার্কিট আসলে একটা analog সার্কিট, যাকে সাবধানে ডিজাইন করে binary-র মতো আচরণ করতে বাধ্য করা হয়েছে voltage margin-এর মাধ্যমে। Noise, resistance, capacitance — সবকিছুই প্রতিটা মুহূর্তে ঘটছে, শুধু margin-এর কারণে সেগুলো logical স্তরে দৃশ্যমান হয় না। যখন margin ভেঙে যায় (খারাপ ডিজাইন, অতিরিক্ত noise, বা timing violation), analog বাস্তবতা আবার দৃশ্যমান হয়ে ওঠে — metastability, glitch, ভুল আউটপুট।

“একটা transistor সুইচ instant — 0 থেকে 1 (বা উল্টো) মুহূর্তেই বদলে যায়।”

কোনো ভৌত প্রক্রিয়াই সত্যিকারের instant না। একটা transistor-এর channel তৈরি হতে (বা ভেঙে যেতে) একটা সসীম সময় লাগে — nanosecond-এর ভগ্নাংশ হলেও, শূন্য না। এই সসীম সময়ই propagation delay-এর মূল উৎস, যা এই মডিউলের পরের একটা লেসনে (clock ও timing) কেন্দ্রীয় বিষয় হয়ে উঠবে — এবং যা সরাসরি নির্ধারণ করে একটা CPU সর্বোচ্চ কত দ্রুত clock-এ চলতে পারে।

“বেশি transistor মানেই দ্রুত, ভালো CPU।”

Transistor সংখ্যা শুধু সম্ভাব্যতা বাড়ায় — বেশি core, বড় cache, বেশি জটিল feature। কিন্তু বেশি transistor মানে বেশি বিদ্যুৎ খরচ, বেশি তাপ — আর তাপ নিয়ন্ত্রণ (thermal throttling) আধুনিক চিপ ডিজাইনের সবচেয়ে বড় বাধাগুলোর একটা। Level 11-এ (Advanced Architecture ও Performance) দেখব কীভাবে raw transistor সংখ্যা বা এমনকি clock speed-এর চেয়েও architecture-এর দক্ষতা (IPC, cache hierarchy) প্রায়ই বেশি গুরুত্বপূর্ণ।

বুঝেছেন কি না দেখুন

1

একটা সার্কিটে V_IH = 2.4V, V_OL = 0.4V। যদি একটা গেটের আউটপুট লাইনে 1.5V noise pickup হয় (যেকোনো দিকে যোগ হতে পারে), তাহলে এই সার্কিট নির্ভরযোগ্যভাবে কাজ করতে পারবে কি না বিশ্লেষণ করুন, প্রয়োজনীয় আরও তথ্য উল্লেখ করে।

যুক্তি

শুধু V_IH আর V_OL জানলে যথেষ্ট না — noise margin হিসাব করতে দুই দিকেরই পূর্ণ চারটা মান লাগে: V_OH, V_IH, V_IL, V_OL।

ধরুন সাধারণ মান V_OH = 2.7V, V_IL = 0.8V (আগের লেসনের উদাহরণ অনুসরণ করে):

NMH=VOH−VIH=2.7−2.4=0.3V\text{NM}_H = V_{OH} - V_{IH} = 2.7 - 2.4 = 0.3V NML=VIL−VOL=0.8−0.4=0.4V\text{NM}_L = V_{IL} - V_{OL} = 0.8 - 0.4 = 0.4V

1.5V noise দুইটা margin-ই (0.3V আর 0.4V) ছাড়িয়ে যায়। মানে HIGH signal (ধরুন 2.7V) 1.5V noise-এ পড়লে 1.2V-তে নেমে যেতে পারে — সরাসরি V_IL-এর নিচে, যা LOW হিসেবে ভুল পড়া হতে পারে, অথবা নিষিদ্ধ অঞ্চলে (0.8V–2.4V)।

উপসংহার: এই সার্কিট নির্ভরযোগ্যভাবে কাজ করবে না — noise margin-এর চেয়ে বেশি noise থাকলে সার্কিট design ব্যর্থ হয়। বাস্তব ডিজাইনে PCB layout, shielding, আর trace-এর দৈর্ঘ্য এমনভাবে করা হয় যাতে expected noise margin-এর অনেক নিচে থাকে।

2

একটা NMOS আর একটা PMOS-এর Gate একসাথে জোড়া, একই input signal X পাচ্ছে। যদি X = 1 হয়, প্রতিটা transistor conduct করছে কি না আলাদাভাবে বলুন।

প্রয়োগ

NMOS: Gate HIGH (X=1) হলে NMOS conduct করে (ON)।

PMOS: Gate HIGH (X=1) হলে PMOS conduct করে না (OFF) — PMOS শুধু Gate LOW হলে conduct করে।

তাই X=1-এ: NMOS ON, PMOS OFF। এই বিপরীতমুখিতাই (কখনো দুইটাই একসাথে ON না) পরের লেসনের CMOS gate-এর মূল সুরক্ষা — কখনো VDD থেকে GND-এ সরাসরি শর্ট-সার্কিট পথ তৈরি হয় না, যা বিদ্যুৎ অপচয় আর সম্ভাব্য ক্ষতি ঠেকায়।

3

কেউ যুক্তি দেয়: “যেহেতু transistor ক্রমাগত ছোট হচ্ছে, শেষ পর্যন্ত আমরা এক পরমাণুর transistor বানাব, আর computation বিনামূল্যে হবে।” এই যুক্তির সমস্যা কোথায়?

ডিজাইন

কয়েকটা মৌলিক সমস্যা:

১. Quantum effect। Transistor যত ছোট হয়, quantum tunneling তত বাস্তব সমস্যা হয়ে ওঠে — Gate বন্ধ থাকলেও ইলেকট্রন “বাধা ভেদ করে” leak করতে পারে, ফলে সুইচ পুরোপুরি বন্ধ হয় না। কয়েক পরমাণুর স্কেলে, এই leakage বিশাল হয়ে যাবে — সুইচ আর নির্ভরযোগ্য থাকবে না।

২. তাপ ঘনত্ব। যত বেশি transistor একই জায়গায়, তত বেশি তাপ একই ক্ষুদ্র এলাকায় জমা হয়। এমনকি প্রতিটা transistor অতি-কম শক্তি খরচ করলেও, বিলিয়ন-কোটি transistor-এর সমষ্টিগত তাপ কোথাও যেতে হবে — cooling নিজেই একটা মৌলিক সীমাবদ্ধতা হয়ে ওঠে।

৩. Manufacturing yield। পরমাণু-স্কেলে নিখুঁত, ত্রুটিহীন উৎপাদন কার্যত অসম্ভব — একটামাত্র ভুল স্থাপিত পরমাণু পুরো transistor নষ্ট করে দিতে পারে।

৪. “বিনামূল্যে” ভুল ধারণা। এমনকি নিখুঁত transistor পেলেও, computation-এর একটা তাত্ত্বিক শক্তি-সীমা আছে (Landauer’s principle — তথ্য মোছার জন্য ন্যূনতম শক্তি লাগে, তাপগতিবিদ্যার দ্বিতীয় সূত্র থেকে সরাসরি আসে)। “বিনামূল্যে computation” কখনোই সম্ভব না, শুধু আরও দক্ষ হতে পারে।

এই কারণেই Level 11-এ (Advanced Architecture) performance বৃদ্ধির পথ ক্রমশ “আরও transistor, আরও ছোট” থেকে সরে “একই transistor বেশি স্মার্টভাবে ব্যবহার” (parallel core, cache hierarchy, specialized hardware) -এর দিকে গেছে।

4

সংক্ষেপে ব্যাখ্যা করুন কেন noise margin না থাকলে (অর্থাৎ V_IH = V_OH এবং V_IL = V_OL ঠিক সমান হলে) একটা digital সার্কিট বাস্তবে অচল হয়ে যেত।

যুক্তি

Margin 0 হলে, output-এর জন্য যেই সঠিক voltage “যথেষ্ট ভালো” বলে গণ্য হতো, ঠিক সেই একই মানই input-এর জন্য নূন্যতম প্রয়োজনীয় সীমা হতো — কোনো ফাঁক নেই।

বাস্তবে output কখনো তার তাত্ত্বিক নিখুঁত মান (ধরুন ঠিক ৫.০V) দেয় না — তারে সামান্য resistance, capacitance-এর কারণে delay, thার্মাল noise থাকেই। Margin 0 মানে এই যেকোনো সামান্যতম অপূর্ণতাই signal-কে “নিশ্চিত” অঞ্চলের বাইরে ঠেলে দিত — practically প্রতিটা সংকেত সবসময় নিষিদ্ধ অঞ্চলের ঝুঁকিতে থাকত।

Noise margin আসলে একটা প্রকৌশলগত নিরাপত্তা বাফার — বাস্তব জগতের অনিবার্য অপূর্ণতাকে শোষণ করার জন্য ইচ্ছাকৃতভাবে রাখা জায়গা। এটা ছাড়া “digital” বলে কিছুই থাকত না, শুধু একটা অস্থির analog সার্কিট যেটা মাঝেমধ্যে কাকতালীয়ভাবে সঠিক উত্তর দিত।

এরপর কী

আমরা এখন জানি একটা transistor কী — একটা voltage-controlled সুইচ, আর কীভাবে margin-এর মাধ্যমে সেটাকে নির্ভরযোগ্য বানানো হয়। কিন্তু একটা একক transistor দিয়ে এখনও কোনো logical operation (AND, OR, NOT) হয় না — শুধু একটা সুইচ।

পরের লেসনে আমরা দেখব কীভাবে ঠিক একটা NMOS আর একটা PMOS-কে একসাথে জুড়ে (গত লেসনের build experiment-এর সরাসরি সম্প্রসারণ) প্রথম আসল logic gate — NOT gate — তৈরি হয়। তারপর সেই একই কৌশল দিয়ে NAND আর NOR — যেগুলো, দেখা যাবে, CMOS-এ সবচেয়ে “স্বাভাবিক” আর সস্তা gate। AND, OR সহ বাকি সব gate সেখান থেকেই তৈরি হবে — প্রশ্নটা তখন হবে কেন।

আরও পড়ুন

  • The Art of Electronics, 3rd ed., Ch. 3 — Field-Effect Transistors — Horowitz & Hill · MOSFET-এর operation-এর প্রকৌশলগত, প্রামাণ্য ব্যাখ্যা
  • Bell Labs Technical Memorandum — The Transistor, a Semi-Conductor Triode — John Bardeen, Walter Brattain (1947) · যে মূল আবিষ্কার এই পুরো মডিউলের ভিত্তি
  • Cramming More Components onto Integrated Circuits — Gordon Moore (1965) · Moore's Law-এর মূল পেপার — দাবিটা যতটা প্রচলিত তার চেয়ে সূক্ষ্ম